KI-Modell entscheidet über Energieverbrauch der Hardware
Doch wie findet man genau die Netze, die den definierten Ansprüchen und Vorgaben entsprechen? »Hier gibt es verschiedene Suchstrategien, wobei wir einen evolutionären Ansatz verwenden. Wir starten mit zehn verschiedenen zufällig gewählten Netzen, trainieren sie und prüfen, wie gut sie funktionieren. Anschließend wählen wir die beiden besten Netze aus und mutieren sie, sodass zehn neue Netzvarianten entstehen. Diesen Vorgang wiederholen wir so oft, bis wir das beste Netz gefunden haben. Dieses Verfahren bezeichnet man als automatisiertes Maschinelles Lernen«, erläutert Dr. Jens Krüger, der am Fraunhofer ITWM im Competence Center – High Performance Computing forscht und das Projekt gemeinsam mit Prof. Dr.-Ing. Norbert Wehn von der TU Kaiserslautern geleitet hat. Dieses als automatisiertes Maschinelles Lernen bezeichnete Verfahren erweitern die Forschenden um einen holistischen Ansatz, der nicht nur das Neuronale Netz, sondern auch die Hardware betrachtet, da das KI-Modell den Energieverbrauch der Hardware beeinflusst.
Krüger und sein Team verwenden programmierbare Chips, FPGAs (Field Programmable Gate Arrays), in denen die Neuronalen Netze abgebildet werden und mit denen eine Vielzahl von Schaltungen realisiert und die bestmögliche Ausführung eines optimalen Algorithmus erzielt werden kann. Das FPGA lässt sich beliebig oft neu programmieren und zeichnet sich durch verschiedene Eigenschaften aus, die bei der Suche nach dem optimalen Neuronalen Netz betrachtet werden. »Insofern spiegelt der Projektname HALF – Holistisches AutoML für FPGAs – den Kernaspekt unseres Ansatzes wider«, sagt der Forscher. Mit einem an der TU Kaiserslautern entwickelten Software-Tool wird das Neuronale Netz auf das FPGA übertragen und ist dann in der Lage, die EKG-Daten automatisch auszuwerten. Durch diese Vorgehensweise ist eine neue vereinheitlichende Methodik entstanden, die nicht nur energieeffizienter als bislang ist, sondern auch eine Reduzierung der Entwicklungszeit für optimale neuronale Netzwerktopologien und entsprechende FPGA-Implementierungen ermöglicht. Die entwickelten Softwarewerkzeuge eignen sich nicht nur für FPGAs, sondern für verschiedenste Chips und Umgebungen.